L'intégration de plusieurs blocs de traitement du signal numérique (DSP), de convertisseurs numérique-analogique (DAC) à large bande et de convertisseurs analogique-numérique (ADC) à large bande au sein d'une seule puce monolithique permet désormais de décharger les ressources FPGA gourmandes en énergie afin d'obtenir des plates-formes à faible encombrement, à faible consommation et à nombre de canaux accru, capables d'échantillonner à des taux plus élevés que ce qui était réalisable auparavant. Cette nouvelle capacité s'accompagne de nouveaux algorithmes de synchronisation multichip (MCS) au sein de ces circuits intégrés (CI), qui permettent aux utilisateurs d'obtenir une phase connue (déterministe) pour tous les canaux lors de la mise sous tension du système ou de toute autre modification logicielle apportée au système. Cette phase déterministe simplifie donc les algorithmes d'étalonnage plus larges au niveau du système, nécessaires pour réaliser la synchronisation de tous les canaux à la sortie ou à l'entrée des réseaux frontaux attachés à ces circuits intégrés. Cet article présente des résultats expérimentaux qui démontrent cette capacité MCS lors de l'utilisation d'une plate-forme récepteur/émetteur à 16 canaux composée de plusieurs circuits intégrés de numérisation, de sources d'horloge et d'interfaces numériques.