L'integrazione di più blocchi di elaborazione del segnale digitale (DSP), convertitori digitale-analogico (DAC) a banda larga e convertitori analogico-digitali (ADC) a banda larga all'interno di un singolo chip monolitico consente ora di scaricare le risorse di FPGA, affamate di energia, per consentire piattaforme di dimensioni ridotte, a basso consumo e con un numero di canali maggiore, in grado di campionare a velocità superiori rispetto a quelle ottenibili in precedenza. Questa nuova capacità è accompagnata da nuovi algoritmi di sincronizzazione multichip (MCS) all'interno di questi circuiti integrati (IC), che consentono agli utenti di ottenere una fase nota (deterministica) per tutti i canali quando si alimenta il sistema o si apportano altre modifiche software al sistema. Questa fase deterministica semplifica quindi i più ampi algoritmi di calibrazione a livello di sistema necessari per ottenere la sincronizzazione di tutti i canali all'uscita o all'ingresso delle reti front-end collegate a questi circuiti integrati. Questo articolo presenta risultati sperimentali che dimostrano questa capacità MCS utilizzando una piattaforma di ricevitore/trasmettitore a 16 canali composta da più circuiti integrati di digitalizzazione, sorgenti di clock e interfacce digitali.